文 | 陋室观史
编辑 | 陋室观史
石墨烯基场效应晶体管是2004年最初研究中生产的首批设备之一，G-FET是评估和比较电子行为，过程，不同方法或掺杂剂的合适平台。
由于缺乏带隙，石墨烯经常与其他化学物质结合，从而影响其转移行为，这些类型的化学干扰很容易发生引入缺陷或接口费用。
石墨烯的性能如果这些现象没有被正确地理解，一个过程的影响可能会被误解，一种特殊的界面添加剂是极性添加剂，这些添加剂已被证明在石墨烯附近对G-FET的迁移率有很大的影响。
到目前为止，石墨烯缺乏适当的带隙，阻碍了其在现场检测器件中的认真考虑，然而，这并不意味着石墨烯的电学性能不太重要，或不能在其他情况下使用。
转移曲线的电子和空穴侧的斜率之比，被报道接近1.6，然而，仅仅通过使表面疏水，这个值可以显著推高。
这种效应是由于氧化铝沉积条件的改变而引起的，这种效应是非常有趣的，因为转移曲线通常被用来估计移动性，因此不考虑这种影响可能会导致错误的结论，使用方法疏水底物，以最小化周围湿度的影响，已被认为是迈向可靠的G-FET生产的一个步骤。
此前已有研究表明，氧化铝的原子层沉积可以提供高质量的，明显不掺杂的石墨烯器件，石墨烯本身是疏水性的，而结合水和三******铝的ALD过程可能会有问题。
即使石墨烯是疏水的，但它足够薄，可以在一定程度上可以借用其下方表面的润湿性。
对于像二氧化硅这样的亲水性基质，通过ALD在石墨烯上沉积材料的问题可以通过在沉积前用种子层覆盖表面来解决，以帮助初始化生长，从而有效地影响了G-FET的双极性行为，并增加了有效的空穴迁移率。
石墨烯采用化学气相沉积，在CVD过程完成后，石墨烯/Cu被聚（******丙烯酸甲酯）覆盖，并在顶部覆盖340nm热生长氧化物的高掺杂硅片上进行了干净的低压转移过程。
栅场的函数11SiO2/Si衬底采用Pd/Ti接触垫进行剥离成型，并在石墨烯转移之前用HMDS进行衬底，在晶片上放置石墨烯后，80nmAu薄膜蒸发，并按照之前报道的方法制造测试结构。
顶部介电介质为氧化铝，通过ALD沉积，结合1nm的Al种子层，厚度为56 nm，以避免针孔和顶闸门泄漏，ALD原料气分别为TMA和水。
ALD过程被分为两组300个循环，以便在28nm的氧化铝下与之前发表的G-FET进行直接比较，顶栅通过铜蒸发加入，并通过光刻和湿蚀刻确定，g-fet采用HP4155A参数分析仪进行直流测量进行电表征。
在前300个ALD循环之前进行的g-fet中，只有那些通道宽度为500 lm的仍然可以运行，宽度较小的结构不再导电，在设计中也没有更宽的通道。
所有500磅宽的设备，无论长度，都能正常工作并表现出可重复的行为，这意味着有效通道宽度可以低于500 lm，传递曲线也被描述为栅场的函数，以使不同介质之间的比较。
在ALD沉积28nm的氧化铝后，但在顶栅沉积之前，晶体管表现出明显的单极行为，开关比为，这与传统G-FET的标准行为形成了鲜明对比，传统G-FET通常围绕最小电导率电压Dirac电压对称，而有效空穴和电子迁移率彼此之间小于2倍。
氧化铝中的固有电荷转移后收集的拉曼光谱证实了石墨烯确实是单层的，在ALD的前28 nm后，VDirac移到130V，在VDS = 100 mV的漏源电压下测量，与参考器件相比。
这种掺杂诱导的VDirac位移是根据Cox¼qN=VDirac进行的，与空穴掺杂浓度为8.2 9 1012 cm2.相关Cox为介电氧化物的电容，ALD的第二次沉积不会进一步影响晶体管的行为。
引入顶栅电极后，单极行为消失，VDirac移至12V，与电子密度水平为7.5 9 1011 cm2相关顶门接地，对于相同的晶体管，浮动顶栅导致VDirac的负位移，可能是由于从背栅到顶栅的电容耦合。
然而，当顶门被设置为负电位时，单极行为再次出现，事实上，与迁移率成正比的跨导率随着顶部栅极电位降低到更低的电压而发生非线性变化。
最大和最小跨导均随顶栅偏置的减小而减小，同时这些极值之间的距离增大，由于这些极值依赖于G-FET的迁移率，这意味着与最低跨导相关的表观空穴迁移率增加，而与最大跨导相关的电子对应的迁移率则降低，随着流动性以不同的速度进化，其结果是一种更单极的行为。
这种效应只有在顶门被逐步控制和后门被扫过时才会发现，当后门逐步控制并扫描顶门时，没有如此明显的效果。
这表明，单极行为在某种程度上与氧化铝处于负电位有关，一些出版物表明，氧化铝的ALD，如果不能正确沉积，会导致大量的负电荷，从而对受影响的晶体管产生p掺杂效应。
当加入顶栅金属时，它平衡了氧化铝中的固有电荷，使G-FET就像电荷被移除一样。
石墨烯的润湿性类似的行为以前已经发表过，其中石墨烯受到偶极子分子或氧化还原偶联的影响，即水或H2O/O2，然而，HMDS对石墨烯润湿性的影响使石墨烯表面存在水的可能性非常小，由于石墨烯的润湿性较低，在石墨烯界面的氧化铝中可能存在未反应的配体，即******和羟基。
这些配体将被保护而不发生反应，因此在ALD过程结束后仍然存在，配体通过氧化铝与负电场对齐，在这种情况下，配体在石墨烯界面附近可能有负净电荷。
假设这个负净电荷与后门电位无关，可能会发生不同的情况，在负反栅电位下，由于平衡电荷情况，石墨烯中的空穴散射减少，导致空穴迁移率增加。
而对于正后门电位，电子的场效应增加其散射，从而减少电子流动性，在顶部栅极存在的情况下，它的电势现在通过氧化物控制电场，从而决定配体的取向。
为了排除这种效应不仅仅源于移动电荷或氧化物捕获电荷，进行了一项研究，改变了测量数据点之间的延迟时间。
随着移动电荷或氧化物捕获电荷的存在，随着延迟时间的增加，传输特性中的滞后率应显著增加，有效迁移率应显著减小，然而，观察到延迟时间对转移曲线的影响只有很小，即使每个数据点保持10 s，也只观察到轻微的滞后增加。
G-场效应晶体管由于顶栅电位呈线性变化，VDirac并没有以同样的方式变化，对于传统的G-场效应晶体管，转移曲线是通道上不同电场之和的结果。
这意味着，顶栅电位的线性变化预计将导致VDirac的线性位移，与介电厚度成正比，然而，随着这些g-fet中顶门电位的减小，它对转移曲线的影响明显减小。
对于顶栅的每一个线性步骤，狄拉克电压的位移都变小，对于顶栅电位的步长为1V，VDirac从VTG = 1 V和VTG = 2 V之间的18 V移到VTG =2V和VTG =1V之间的15V。
这种效应支持了先前所述的偶极子配体定向于石墨烯表面的机制，通道电导定义为dID=dVD，这里近似为ID/VDS，其中VDS = 10 mV。
所有顶部栅极电压的有效迁移率随后门场的变化而降低，空穴约为230 cm2 /V-s，电子约为130cm2/V-s，然而，当提取有效的迁移率时没有顶栅极的晶体管，迁移率行为有很大的不同。
在饱和约280 cm2 /Vs之前，在线性区域增加到峰值340 cm2 /V-s，而有效电子迁移率在不饱和的情况下下降到170 cm2 /V-s，由于晶体管的有效宽度可能与标称值不同，因此确切的数字可能会不同。
转移行为所有组件的宽度都应该是相同的，而且最重要的是，趋势也应该是相同的，空穴迁移率的行为支持了对负场的增强效应的存在。
讨论极性配体在石墨烯界面上的功能，以及它们的影响如何推动该器件成为一个更具单极性的GFET，研究了不同顶栅电场下的这种效应，得出了迁移率变化是负顶电势固有的结论，这种单极行为不仅是通过明显抑制有效电子迁移率，而且还通过大量增加有效空穴迁移率来实现的。
通过对石墨烯场效应晶体管的衬底进行预处理，证明了一种稳定的单极转移特性，而不是典型的v型双极性行为，这种行为是通过SiO2/Si底物的功能化来实现的，使二氧化硅表面从亲水转变为疏水，并通过原子层沉积沉积氧化铝膜。
因此，反门控G-FET被发现增加了表观空穴迁移率，并抑制了表观电子迁移率，此外，添加了顶栅电极，G-FET处于具有独立的顶或背栅控制的双栅配置。
观察到的迁移率的差异也显示出依赖于顶栅偏置，在更高的电场下有更明显的影响。
因此，顶部和底部门的组合允许控制G-FET的电子和空穴迁移率，即，转移行为，根据这些观察结果，提出在ALD过程中引入极性配体，根据其极化作用，导致有效空穴迁移率明显增加，有效电子迁移率明显被抑制。
结论研究了极性配体在石墨烯界面上的功能，以及它们对石墨烯场效应晶体管的单极转移特性的影响。
实验结果表明，通过对SiO2/Si底物进行功能化处理，使其表面从亲水转变为疏水，并通过原子层沉积沉积氧化铝膜，可以实现稳定的单极转移特性。
在反门控G-FET中，添加顶栅电极可以增加表观空穴迁移率，并抑制表观电子迁移率，此外，观察到的迁移率差异显示出依赖于顶栅偏置，在更高的电场下有更明显的影响，因此，顶部和底部门的组合允许控制G-FET的电子和空穴迁移率，即转移行为。
根据这些观察结果，提出在ALD过程中引入极性配体，根据其极化作用，导致有效空穴迁移率明显增加，有效电子迁移率明显被抑制。
总的来说，这项研究探讨了极性配体在石墨烯界面上的功能，并展示了如何通过控制顶栅电极和底部门组合来实现单极转移特性，这对于开发更具单极性的GFET具有重要意义。
